Quartus图文入门教程

2020年6月16号晚更新

1.新建文件夹led：prj放工程，rtl放代码（自己用的Gvim,rtl也可以不要了）

2.新建工程，保存在prj文件下

3.工程五步指引过后，新建Verilog HDL File，模块名为led（和顶层文件名必须一致），编写代码，保存在rtl文件夹下(***.v)

4.开始分析和综合，检测代码是否有错误

5.编写自动生成的仿真文件（生成的文件在prj/simulation/modelsim/****.vt）

6.仿真设置

上图的3：下图的1

上图的4：去掉上图3的_vlg_tst

上图的6：下图的2

7.开始仿真，前仿真

8.关闭仿真

9.开始后仿真

10.后仿真果然暴露出问题来了，嘿嘿

11.引脚分配

12.根据物理端口进行配置

13.烧录到开发板上

（有时间再搞下Gvim吧）